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中國半導(dǎo)體進軍2nm!

作者: 編輯: 來源: 發(fā)布日期: 2019.12.13
信息摘要:
目前全球最先進的半導(dǎo)體工藝已經(jīng)進入7nm,下一步還要進入5nm、3nm節(jié)點,制造難度越來越大,其中晶體管結(jié)構(gòu)的限制至關(guān)重要,未來的工藝需要新…

目前全球最先進的半導(dǎo)體工藝已經(jīng)進入7nm,下一步還要進入5nm、3nm節(jié)點,制造難度越來越大,其中晶體管結(jié)構(gòu)的限制至關(guān)重要,未來的工藝需要新型晶體管。來自中科院的消息稱,中國科學(xué)家研發(fā)了一種新型垂直納米環(huán)柵晶體管,它被視為2nm及以下工藝的主要技術(shù)候選,意義重大。

Intel首發(fā)22nm FinFET工藝之后,全球主要的半導(dǎo)體廠商在22/16/14nm節(jié)點開始啟用FinFET鰭式晶體管,一直用到現(xiàn)在的7nm,未來5nm、4nm等節(jié)點也會使用FinFET晶體管,但3nm及之后的節(jié)點就要變了,三星在去年率先宣布3nm節(jié)點改用GAA環(huán)繞柵極晶體管。

根據(jù)官方所說,基于全新的GAA晶體管結(jié)構(gòu),三星通過使用納米片設(shè)備制造出了MBCFETMulti-Bridge-Channel FET,多橋-通道場效應(yīng)管),該技術(shù)可以顯著增強晶體管性能,主要取代FinFET晶體管技術(shù)。

此外,MBCFET技術(shù)還能兼容現(xiàn)有的FinFET制造工藝的技術(shù)及設(shè)備,從而加速工藝開發(fā)及生產(chǎn)。

前不久三星還公布了3nm工藝的具體指標(biāo),與現(xiàn)在的7nm工藝相比,3nm工藝可將核心面積減少45%,功耗降低50%,性能提升35%

從上面的信息也可以看出GAA環(huán)繞柵極晶體管的重要意義,而中科院微電子所先導(dǎo)中心朱慧瓏研究員及其課題組日前突破的也是這一領(lǐng)域,官方表示他們從2016年起針對相關(guān)基礎(chǔ)器件和關(guān)鍵工藝開展了系統(tǒng)研究,提出并實現(xiàn)了世界上首個具有自對準(zhǔn)柵極的疊層垂直納米環(huán)柵晶體管(Vertical Sandwich Gate-All-Around FETsVSAFETs),獲得多項中、美發(fā)明專利授權(quán)。

這一研究成果近日發(fā)表在國際微電子器件領(lǐng)域的頂級期刊《IEEE Electron Device Letters》上(DOI: 10.1109/LED.2019.2954537)。

微信圖片_20191213094250

左上:STEM頂視圖,用原子層選擇性刻蝕鍺硅的方法制作的直徑為10納米的納米線(左)和厚度為23納米的納米片(右)

右上:具有自對準(zhǔn)高k金屬柵的疊層垂直納米環(huán)柵晶體管(VSAFETs)TEM 截面圖(左)及HKMG局部放大圖(右)

下:pVSAFETs器件的結(jié)構(gòu)和I-V特性:器件結(jié)構(gòu)示意圖(左),轉(zhuǎn)移特性曲線(中)和輸出特性曲線(右)

據(jù)介紹,朱慧瓏課題組系統(tǒng)地研發(fā)了一種原子層選擇性刻蝕鍺硅的方法,結(jié)合多層外延生長技術(shù)將此方法用于鍺硅/硅超晶格疊層的選擇性刻蝕,從而精確地控制納米晶體管溝道尺寸和有效柵長;首次研發(fā)出了垂直納米環(huán)柵晶體管的自對準(zhǔn)高k金屬柵后柵工藝;其集成工藝與主流先進CMOS制程兼容。課題組最終制造出了柵長60納米,納米片厚度20納米的pVSAFET。原型器件的SS、DIBL和電流開關(guān)比(Ion/Ioff)分別為86mV/dec、40mV1.8x105。


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